2.1.3. Триггеры с динамическим управлением

Триггер с динамическим управлением записью информации (триггеры, управляемые фронтами тактовых сигналов) допускает изменять информационные сигналы на D-входах при любом уровне тактовых сигналов без возникновения ошибок функционирования. В этой схеме тактовый сигнал активен лишь на коротком интервале в окрестностях фронта или спада импульса.

На рис.2.14 показана электрическая схема D-триггера ТМ2 (SN7474, ТТЛ) с динамическим управлением, тактируемого фронтом синхросигнала CLK (известная под названием “схема трех триггеров”). Схема триггера построена не по принципу “ведущий-ведомый”, схема содержит меньшее число логических элементов и обладает повышенным быстродействием. Входы PRE_L и CLR_L – асинхронные с активным низким уровнем L. Уровень на входе D надо зафиксировать перед приходом тактового перепада. Защитный интервал должен быть больше времени задержки в триггере. При L на входах PRE_L и CLR_L на прямом и инверсном выходах триггера высокие уровни (режим неопределенности, при одновременном возвращение PRE_L и CLR_L в H триггер может попасть в метастабильное состояние). Для записи (загрузки) в триггер логической единицы необходимо перевести входы PRE_L и CLR_L в H, а на информационный вход до прихода переднего фронта синхроимпульса подать сигнал высокого уровня.

Таблица 2.3

Таблица истинности D-триггера ИС типа SN7474

Рис.2.14. Электрическая схема D-триггера ИС типа SN7474 с динамическим управлением

2.2. Регистры на ис средней степени интеграции

Регистр сдвига – это n-разрядный регистр, содержимого которого можно сдвигать на один разряд на каждом такте. На рис.2.15 показана структура регистра сдвига с последовательным вводом и последовательным выводом. На вход SERIN подаются биты которые появляются на последовательном выходе SEROUT спустя n тактов синхроимпульсов.

У регистра сдвига с последовательным вводом и параллельным выводом имеются выводы для всех хранимых в нем битов, благодаря чему они доступны для других схем (рис.2.16). Такие регистры используются для преобразования последовательного кода в параллельный.

Рис.2.15. Структура регистра сдвига с последоваельным вводом и последовательным выводом	Рис.2.16. Структура регистра сдвига с последоваельным вводом и параллельным выводом

На рис.2.17 показан регистр с сдвига с параллельным вводом и последовательным выводом информации. В зависимости от значения сигнала на управляющем входе LOAD (загрузка) / SHIFT (сдвиг) на каждом такте происходит либо загрузка новых данных с входов 1D – ND, либо сдвиг уже имеющегося содержимого регистра. На информационных входах D-триггеров, тактируемых фронтом синхросигнала, стоит 2-входовой мультиплексор 2 в 1, позволяющий выбирать сигнал LOAD или SHIFT. С помощью регистра сдвига с параллельным вводом и последовательным выводом можно осуществить преобразование параллельного кода в последовательный.

Рис.2.17. Структура регистра сдвига с параллельным вводом и последовательным выводом

Если регистр сдвига с параллельным вводом снабдить выводами для всех сохраняемых в нем битов, то получим регистр сдвига с параллельным вводом и параллельным выводом (рис.2.18).

Рис.2.18. Структура регистра сдвига с параллельным вводом и параллельным выводом

ИС типа К531ИР12 (ИС типа SN74195) – универсальный регистр для синхронного накопления, сдвига и параллельно-последовательного преобразования на RS-триггерах, которые обеспечивают изменение выходных сигналов при подаче фронта (положительного перепада) тактового сигнала при наличии соотвествующих входных сигналов, которые присутствовали до поступления тактового сигнала.

Дополнительная гибкость обеспечивается наличием отдельных J и K последовательных входов, которые при объединении образуют D-триггер. При SH/LD_L=H происходит сдвиг слова вправо по каждому положительному перепаду (рис.2.19) от Q0 к Q3, а при SH/LD_L=L происходит параллельная загрузка слова в регистр от положительного перепада и последующий сдвиг при SH/LD_L=H. Сброс асинхронный CLR_L=L. На рис.2.20 показаны различные режимы работы ИС типа SN74195: очистка, сдвиг, параллельная загрузка данных и сдвиг.

Рис.2.19. ИС типа SN74195 регистра для синхронного накопления, сдвига и параллельно-последовательного преобразования

Рис.2.20. Режимы работы ИС типа SN74195: очистка, последовательный сдвиг, параллельная загрузка и сдвиг данных

Синхронно действующие параллельные входы ИС типа SN74195 можно использовать для образования регистра, который сдвигает данные влево или вправо при каждом тактовом импульсе CLK (рис.2.21). Для этого необходимо соединить выходы и со входами . Когда на входе “Параллельное разрешение” (PE он же SH/LD_L) высокий уровень происходит сдвиг данных в право (RS – сдвиг вправо) и влево, если он низкий (LS – сдвиг). Для сдвига влево является выходом последовательных данных, а их входом.

4-разрядный универсальный сдвиговый регистр ИС SN74195 можно использовать для счетных процедур различного рода. На рис.2.22 показано как организовать счетчики по модулю 8 и 6.

Рис.2.21. 8 – разрядный регистр сдвига влево/вправо на ИС типа SN74195

Регистры SN74195 могут быть использованы для разработки схемы поразрядного преобразователя двоичного кода в двоично-десятичный (рис.2.23). Для построения преобразователя для каждой конечной двоично-десятичной цифры так же потребуются один 4-разрядный сумматор с последовательным переносом ИС 7483 и один инвертор.

Рис.2.22. Считывание с помощью сдвиговых регистров ИС типа SN74195

Двоичное слово, начиная со старшего значащего разряда, вводится в сдвиговый регистр, состоящий из нескольких соединенных последовательно ИС 74195. Каждый сдвиг удваивает содержимое регистров, выраженное в двоично-десятичном коде. Поэтому требуется коррекция всякий раз, когда любой из 4-разрядных регистров содержит число больше чем четыре, которое при сдвиге вырабатывает неправильный код. Эта коррекция выполняется добавлением трех к содержимому регистра и введением суммы в параллельные входы данных, сдвигая на один раз вниз.

Если содержимое регистра больше 4-х, то вместо 3-х прибавляем 11-ть (1011) к содержимому регистра с помощью 4-разрядного сумматора. Если перенос в старший разряд C4 на выходе сумматора равен 1, то осуществляется коррекция содержимого регистра путем параллельной загрузки частичных сумм S0, S1, S2 4-разрядного сумматора на входы P1, P2, P3 регистра и следующего сдвигаемого бита с входов J и K на вход P0. Старший значащий разряд S3 игнорируется.

Двоичное число полностью преобразуется, когда введен его МЗР. Сдвиговый регистр должен быть достаточно длинным, чтобы вместить двоично-десятичный рещультат, который всегда длинне, чем двоичное число. Данная схема может быть использована для любого числа разрядов и цифр.

Рис.2.23. Поразрядный преобразователь двоичного кода в двоично-десятичный на ИС типа SN74195