- •Цифровая электроника в устройствах управления
- •Оглавление
- •Раздел 1. Методические вопросы 7
- •Раздел II. Математические, логические и аппаратные основы цифровой электроники 29
- •Раздел III. Элементная база комбинационных цифровых узлов и устройств 71
- •Раздел IV. Последовательностные функциональные узлы 103
- •Введение
- •Раздел 1. Методические вопросы Лекция 1. Сведения о дисциплине
- •Цель и задачи дисциплины, её место в учебном процессе
- •Место дисциплины в структуре ооп впо
- •Требования к уровню освоения содержания дисциплины
- •Содержание дисциплины
- •Разделы дисциплины
- •Содержание разделов дисциплины
- •Раздел I. Введение. Методические вопросы –1 час.
- •Раздел II. Математические, логические и аппаратные основы цифровой электроники – 5 часов.
- •Раздел III. Элементная база комбинационных цифровых узлов и устройств – 6 часов.
- •Раздел IV. Элементная база последовательностных цифровых узлов – 4 часа.
- •Рекомендуемая литература
- •Учебники (рис. 2)
- •Справочники
- •Программное обеспечение и интернет-ресурсы
- •Методические рекомендации для студентов по изучению учебной дисциплины для очной формы и нормативного срока обучения
- •Указания по работе с основной и дополнительной литературой, рекомендованной программой дисциплины
- •1.5. Советы по подготовке к текущей аттестации и зачету
- •Материал для самостоятельной работы
- •1.6. Основные определения и понятия в цепи: процесс – информация – процесс
- •Информация и данные
- •Событие – сигнал – данные
- •Раздел II. Математические, логические и аппаратные основы цифровой электроники Методические рекомендации для студентов
- •Лекция 2. Варианты выполнения интегральных микросхем
- •2.1. Начальные сведения
- •2.2. Классификация имс
- •Определение
- •2.3. Сравнительный анализ имс семейства ттл различных серий
- •2.4. Особенности применения микросхем с тт-логикой
- •2.5. Варианты выполнения выходного каскада имс семейства ттл
- •2.6. Характеристика логического элемента
- •Лекция 3. Понятие кодирования и разновидности кодов
- •3.1. Основные положения
- •3.2. Специальные виды кодов
- •Лекция 4. Системы логических функций и их реализации
- •4.1. Основные тождества алгебры логики (повторение) 4
- •4.2. Системы логических функций от 1 и 2 аргументов
- •4.3. Минимизация логических функций
- •Метод Карно-Вейча
- •4.4. Дополнительные возможности логических преобразований на базе комбинационных микросхем ттл
- •Раздел III. Элементная база комбинационных цифровых узлов и устройств Методические рекомендации для студентов
- •Лекция 5. Сложные комбинационные схемы
- •5.1. Преобразователи кодов: классификация, назначение и функционирование
- •5.2. Шифраторы и дешифраторы семейства ттл: функционирование и использование
- •Лекция 6. Коммутаторы
- •6.1. Общее определение, классификация, назначение и функционирование
- •6.2. Функциональные схемы коммутаторов
- •6.3. Реализации коммутаторов информационных потоков
- •Лекция 7. Преобразователи специальных кодов и схемы анализа кодов
- •7.1. Преобразователи специальных кодов
- •7.2. Схемы анализа кодов
- •7.3. Арифметико-логические устройства
- •8.2. Триггеры Разновидности триггеров
- •Преобразование триггеров
- •8.3. Регистры
- •8.4. Счетчики: классификация, функционирование, использование
- •Вопросы для зачета Теоретическая часть
- •П римеры практических заданий
- •Заключение
- •Приложение Зарубежные аналоги наиболее распространенных микросхем ттл малой и средней интеграции
- •Библиографический список
- •394026 Воронеж, Московский просп., 14
7.2. Схемы анализа кодов
Следующая группа комбинационных микросхем – схемы контроля четности (нечетности), равнозначности кодов и сравнения двоичных чисел. Эти схемы вырабатывают управляющие сигналы, на основе которых принимаются те или иные решения. В основе работы таких схем лежит некоторый алгоритм сравнения двух совокупностей данных.
1. Схемы контроля паритета используются для обнаружения однократных ошибок при записи/считывании информации в оперативных или внешних ЗУ, а также при передаче данных по линиям связи. В частности, для контроля качества связи в передатчике к n-разрядному слову перед его посылкой в линию добавляется контрольный разряд с таким значением, чтобы сумма единиц в (n+1)-разрядном слове была бы четной. В приемнике же производится контроль принимаемого слова на четность. Если число единиц в принятом слове будет нечетно, то фиксируется ошибка. Естественно, что для обнаружения ошибок можно использовать как контроль четности, так и нечетности. Четное число ошибок не обнаруживается. Для вычисления контрольного разряда производится суммирование всех бит данных по модулю 2 (с инвертированием результата или без).
Наиболее распространенной из схем контроля четности является 8-разрядная схема К155ИП2 /5/ – рис. 42,а. Здесь ЕЕ (even enable) – разрешение контроля на четность, ОЕ (odd enable) – на нечетность, Р (parity) – паритет чётности или нечётности, т. е. результат контроля.
Таблица 15
ЕЕ |
ОЕ |
РЕ |
РО |
|
, |
0 |
0 |
1 |
1 |
|
, |
0 |
1 |
К.НЧ |
К.Ч |
|
где А – сумма по модулю 2 всех разрядов |
1 |
0 |
К.Ч |
К.НЧ |
|
входного кода |
1 |
1 |
0 |
0 |
|
|
Рис. 42. УГО микросхем контроля паритета
На рис. 43 изображена 8-разрядная линия передачи данных с контролем паритета.
Рис. 43. Магистраль передачи данных с контролем паритета
Контрольный бит передается в 9-ю линию с выхода РЕ ИП2, включенного, как показано на рисунке (ЕЕ=0, ЕО=1). Теперь РЕ=1, если комбинация на I-входах имеет нечетное количество единиц, РЕ=0 – если четное (контроль нечетности).
Итого на 9 линиях в сумме всегда четное количество единиц. Пусть РЕ выдает 1 на ЕЕ приемника (и 0 на его ЕО), тогда нечетная комбинация на приемном конце приведет к появлению на его выходах РЕ=0, РО=1 – "нет искажений". Если добавилось или потерялось нечетное количество единиц (например, одна) из восьми, то РЕ=1, РО=0 – "есть ошибка". Нетрудно показать, что при четной входной комбинации без искажений также РЕ=1, а при искажении нечетного числа разрядов РЕ=0. Если исказился только контрольный бит, то снова РЕ=1. Можно следить за контрольным разрядом и отдельно, передавая и РЕ, и РО как показано пунктиром, без инвертора (парафазная передача – очень распространена всюду), тогда сбойная комбинация 00 на входе даст 11 на выходе, 11 даст 00, но в этом варианте нужна дополнительная (10-я) линия и устройство совместного анализа выходных РЕ и РО (схема совпадения). Наращивание разрядности возможно с помощью ЛП5 или каскада ИП2 (8х8=64 и 8 разрядов на ЕЕi= ). Выпускается также микросхема 555ИП5 (рис. 42,б), которая не имеет ЕЕ и РО, а только вход ОЕ (ОЕ=0 – контроль четности, ОЕ=1 – нечетности). Выход РЕ – парафазный (для удобства). При применении этой микросхемы организуется 9-линейная магистраль пересылки данных, возможность анализа ошибки в контрольном разряде отсутствует.
Схемы равнозначности кодов и сравнения двоичных чисел будут рассмотрены ниже.