- •Мета роботи.
- •Короткі теоретичні відомості.
- •Регістр управління spi - spcr
- •Регістр статусу spi - spsr
- •Порядок виконання роботи.
- •Зміст пояснювальної записки.
- •Правила оформлення пояснювальної записки.
- •Література.
- •Міністерство освіти і науки, молоді та спорту україни Національний університет "Львівська політехніка"
- •Пояснювальна записка
МІНІСТЕРСТВО ОСВІТИ І НАУКИ, МОЛОДІ ТА СПОРТУ УКРАЇНИ
Національний університет "Львівська політехніка"
Науково-навчальний інститут екології, природоохоронної діяльності та туризму імені В’ячеслава Чорновола
Кафедра загальної екології та екоінформаційних систем
Методичні вказівки до розрахункової роботи
з дисципліни
“ПРОГРАМУВАННЯ МІКРОПРОЦЕСОРНИХ СИСТЕМ”
на тему:
"Розробка програми передачі даних через SPI-порт мікроконтролера AVR"
Для студентів базового напряму 6.0915 „Комп’ютерна інженерія”
Затверджено
на засіданні кафедри ЗЕС
Протокол № 1 від 22.08.2011 р.
Львів – 2011
Мета роботи.
Засвоїти такі аспекти роботи мікроконтролера AVR:
методику програмування послідовного периферійного інтерфейсу - SPI;
формування часових затримок;
роботу з перериваннями.
Короткі теоретичні відомості.
Послідовний периферійний інтерфейс – SPI.
Регістр управління spi - spcr
Біти |
|
|
||||||||
|
|
SPCR |
||||||||
Читання/Запис |
|
|
||||||||
Початковий стан |
|
|
Bit 7 - SPIE: SPI Interrupt Enable - Дозвіл переривання SPI
Bit 6 - SPE: SPI Enable - Дозвіл SPI
Встановлення біта SPE дозволяє підключення SS, MOSI, MISO та SCK до виводів PB4, PB5, PB6 та PB7.
Bit 5 - DORD: Data Order - Порядок даних
При встановленому біті DORD передача слова даних відбувається з LSB. При очищеному - з MSB.
Bit 4 - MSTR: Master/Slave Select - Вибір режима ведучий/ведений
При встановленому біті MSTR SPI працює як ведучий, а при очищеному - як ведений. Якщо SS зконфігурований як вхід і на нього поданий низький рівень при встановленому MSTR, то MSTR буде скинутий і буде встановлений біт SPIF у регістрі SPSR. Щоб знову дозволити режим ведучого SPI, потрібно встановити MSTR.
Bit 3 - CPOL: Clock Polarity - Полярність тактового сигналу
SCK у режимі очікування знаходиться на високому рівні при встановленому в "1" біті CPOL і на низькому рівні при скинутому біті CPOL.
-
CPOL
Передній фронт
Задній фронт
0
Наростання
Спад
1
Спад
Наростання
Bit 2 - CPHA : Clock Phase - Фаза тактового сигналу
-
CPHA
Передній фронт
Задній фронт
0
Вибірка
Встановлення
1
Встановлення
Вибірка
Bits 1,0 - SPR1, SPR0: SPI Clock Rate Select 1 and 0 - Вибір частоти тактового сигналу, біти 1 і 0
-
SPI2X
SPR1
SPR0
Частота SCK
0
0
0
fclk / 4
0
0
1
fclk / 16
0
1
0
fclk / 64
0
1
1
fclk / 128
1
0
0
fclk / 2
1
0
1
fclk / 8
1
1
0
fclk / 32
1
1
1
fclk / 64