- •М.И. Герасимов
- •Оглавление
- •Раздел 1. Преобразование параметров сигналов в функциональных узлах 7
- •Раздел II. Основы теории анализа и синтеза конечных автоматов 50
- •Раздел III. Схемотехника интерфейсов систем управления 69
- •Раздел IV. Реализация узлов ввода-вывода данных в системах управления 126
- •Раздел V. Реализация модулей памяти 193
- •Введение
- •Раздел 1. Преобразование параметров сигналов в функциональных узлах Лекция 1. Постановка задачи курса
- •Цель и задачи дисциплины, её место в учебном процессе
- •Место дисциплины в структуре ооп впо
- •Требования к уровню освоения содержания дисциплины
- •Содержание дисциплины
- •Разделы дисциплины
- •Содержание разделов дисциплины
- •Раздел I. Преобразование параметров сигналов в функциональных узлах – 8 час.
- •Раздел II. Основы теории анализа и синтеза конечных автоматов – 4 часа.
- •Раздел III. Схемотехника интерфейсов систем управления – 8 часов.
- •Раздел IV. Реализация узлов ввода-вывода данных в системах управления – 10 часов.
- •Раздел V. Реализация модулей памяти – 6 часов.
- •Рекомендуемая литература
- •Учебники (рис. 2)
- •Справочники
- •Программное обеспечение и интернет-ресурсы
- •Методические рекомендации для студентов по изучению учебной дисциплины для очной формы и нормативного срока обучения
- •Указания по работе с основной и дополнительной литературой, рекомендованной программой дисциплины
- •1.5. Советы по подготовке к текущей аттестации и зачету
- •Лекция 2. Преобразователи статических параметров сигнала
- •Лекция 3. Преобразователи динамических параметров сигнала
- •Лекция 4. Релаксационные микросхемы и узлы на их основе
- •4.1. Одновибраторы
- •4.2. Мультивибраторы
- •Раздел II. Основы теории анализа и синтеза конечных автоматов Методические рекомендации для студентов
- •Лекция 5. Анализ функциональных узлов цифровых устройств комбинационного типа
- •Лекция 6. Способы синтеза функциональных узлов цифровых устройств комбинационного типа
- •Раздел III. Схемотехника интерфейсов систем управления Методические рекомендации для студентов
- •Лекция 7. Методы подключения устройств сопряжения
- •7.1. Хабовая архитектура
- •7.2. Шинная архитектура
- •Правила обмена по шине
- •Особенности архитектуры шин
- •Лекция 8. Описание шины isa
- •8.1. Начальные сведения
- •8.2. Сигналы, протокол, циклы шины isa
- •8.3. Общие сведения о разновидностях структуры
- •Лекции 9-10. Структурные решения управляющих систем с протоколом isa
- •9.1. Узел сопряжения с магистралями шины
- •9.2. Селектор адреса
- •9.3. Выработка адресованных команд
- •9.4. Формирователи сигналов оповещения и управления темпом обмена Реализация 16-разрядного обмена данными
- •Асинхронный обмен по isa
- •9.5. Регистр состояния
- •9.6. Регистры данных
- •9.7. Сторожевой таймер
- •9.8. Схема управления прерываниями
- •Раздел IV. Реализация узлов ввода-вывода данных в системах управления Методические рекомендации для студентов
- •Лекция 11. Основные и факультативные функции узлов ввода-вывода
- •Лекция 12. Блоки ввода-вывода дискретных сигналов
- •12.1. Блоки ввода двухпозиционных сигналов. Технические требования и возможности
- •12.2. Блоки вывода двухпозиционных сигналов. Технические требования и возможности
- •12.3. Блоки вывода кодированных и числоимпульсных сигналов
- •12.4. Блоки ввода кодированных сигналов
- •12.5. Блоки ввода числоимпульсных сигналов
- •Лекция 13. Блоки ввода-вывода аналоговых сигналов
- •13.1. Технические требования и возможности
- •13.2. Вывод импульсных сигналов скважности и фазы
- •13.3. Вывод аналоговой информации в виде напряжений
- •13.4. Цифро-аналоговые преобразователи напряжения
- •Цапн с параллельной резисторной матрицей
- •Цап на структурах r-2r
- •Двуполярная схема цапн
- •Параметры цап
- •С татические параметры
- •Динамические параметры
- •Шумы, помехи и дрейфы
- •Характеристики массовых цап
- •13.5. Ввод в су фазовых сигналов
- •13.6. Ввод амплитудных сигналов
- •13.7. Аналого-цифровые преобразователи
- •Основные характеристики ацп
- •Типовые значения характеристик ацп
- •Лекция 14. Схемотехника различных ацп
- •14.1. Параллельные ацп
- •14.2. Последовательные ацп
- •Ацп с линейно изменяющимся эталонным напряжением
- •Ацп с поразрядным взвешиванием
- •Ацп с двойным интегрированием
- •Лекция 15. Сигма-дельта ацп и цап
- •Передискретизация
- •Цифровая фильтрация и децимация
- •Способы реализации цифровых фильтров
- •Дельта-сигма цап
- •Особенности применения
- •Раздел V. Реализация модулей памяти
- •Лекция 16. Схемотехника логических устройств с программируемыми функциями
- •Лекция 17. Узлы постоянной памяти
- •17.1. Постоянные запоминающие устройства
- •17.2. Флэш-память
- •Лекция 18. Узлы оперативной памяти
- •Вопросы для зачета
- •Заключение
- •Библиографический список
- •394026 Воронеж, Московский просп., 14
9.3. Выработка адресованных команд
С ледующая важная функция интерфейсной части БВВ – выработка внутренних стробирующих сигналов (адресованных команд), синхронных с магистральными командными сигналами (IOR#, IOW#) в случае обращения по адресам нашего БВВ. Условно узел, выполняющий эту функцию, может быть представлен в следующем виде (рис. 47). На его вход подаются сигналы ADR0 ... ADR(n-1) с выхода селектора адреса, SBHE (в случае необходимости разделения 8- и 16-разрядных циклов), а также буферированные магистральные стробы записи и чтения (R и W). Выходы – это сигналы STR0 ... STR(n-1), соответствующие обращениям для записи или чтения по всем адресам или группам адресов БВВ. Рассмотрим несколько методов построения этого узла.
Самый простейший подход – использование логических элементов – удобен в случае малого числа адресованных команд. На рис. 48 показаны схемы для двух адресов БВВ, доступных по чтению и записи. Достоинства такого подхода – малое число элементов и высокое быстродействие, а недостаток состоит в том, что приходится разрабатывать новую схему для каждого БВВ. Следует отметить, что во многих случаях такие схемы логического умножения не компонуют воедино, а размещают около каждого отдельного управляемого узла (например, регистра).
В случае необходимости выработки большого числа адресованных команд удобно использовать микросхемы дешифраторов. Пример такого решения представлен на рис. 49. Здесь два младших разряда адреса подаются не на селектор адреса, а непосредственно на дешифратор, верхняя половина которого управляется сигналом с селектора адреса и сигналом IOR#, а нижняя – сигналом с селектора адреса и IOW#. Таким образом, выходы RA0# ... RA3# соответствуют циклам чтения из четырех последовательных адресов, a WA0# ... WA3# – записи в эти адреса. Отметим, что использовать все выходы дешифратора не обязательно. Достоинства этого подхода – однотипность схемы рассматриваемого узла для всех БВВ и малые аппаратурные затраты при необходимости получения большого количества внутренних сигналов обмена.
В некоторых случаях удобно не разделять интерфейсную часть БВВ на селектор адреса и формирователь внутренних стробов.
Пусть, например, наше БВВ должно работать только в циклах записи по его адресам (или только в циклах чтения). При этом оба рассмотренных узла могут быть выполнены на одной микросхеме ППЗУ (рис. 50).
З десь к моменту прихода магистральной команды обмена ППЗУ уже успеет сформировать выходные сигналы (закончится время выборки адреса). Поэтому адресованная команда будет задержана относительно магистральной команды только на время выбора ППЗУ. Такой недостаток всех микросхем ППЗУ, как неопределенность выходных сигналов в течение некоторого времени после любого изменения адреса, здесь не сказывается на работе схемы. Однако не следует надеяться, что схема будет работать столь же нормально при подаче одного или обоих магистральных команд обмена (IOR# и IOW#) на адресные входы ППЗУ.
9.4. Формирователи сигналов оповещения и управления темпом обмена Реализация 16-разрядного обмена данными
О собо следует остановиться на организации 16-разрядного обмена и разделении пересылок старшего и младшего байтов. Здесь участвуют два сигнала магистрали, которые не используются при 8-битном обмене: SBHE# и I/O CS16#. При этом сигнал SBHE# должен обрабатываться БВВ только в случае необходимости как 16‑, так и 8-разрядного обмена (поскольку он определяет тип цикла обмена совместно с сигналом SA0). В МПУУ такой режим обычно не используется. Сигнал I/O CS16# должен вырабатываться целевым устройством в случае обмена 16-разрядными словами данных (см. рис. 33). Стандартный тип выходного каскада – открытый коллектор (например, К1533ЛН10, К1533ЛА23, К559ИП1) – рис. 51, а. В отсутствие выходного сигнала уровень лог. 1 формируется шиной. Время прохождения сигнала от входа READ/WRITE до выхода I/O CS16 не должно превышать 30 нс.
Сигнал I/O CS16 может формироваться и элементом с тремя состояниями, но в этом случае следует обеспечить активный нулевой уровень при селектировании адреса и высокоимпедансное состояние в противном случае (рис. 51, б). Это предотвратит конфликт сигналов от разных плат расширения на линии I/O CS16#.